In case of loss of the input reference clock, we would be interested in keeping the output frequency of the PLL for a relatively short duration (100ms as a first approximation), accepting a relatively large drift (0.5 to 1%).
The aim is to perform a clean shutdown of the system in the event of loss of the input clock.
A competitor circuit (AD9522) communicates on a specific function, Hold-over (see p40 of AD9522-x datasheet).
It consists in stopping to push up or down the CP to keep the VCO control voltage as it is.
1) In the absence of this function on the 81200, what is the frequency drift of the PLL in 100ms?
Our config: 24MHz input, 72MHz output and Vcc = 3.3V.
2) Can we improve the performance by modifying the registers of the 81200 when the loss of the input clock is detected?
Many thanks in advance for your feedback,
Thierry
French version / Version francaise :
En cas de perte de l’horloge de référence en entrée, on serait intéressé de conserver la fréquence de sortie de la PLL pendant une durée relativement courte (100ms en première approximation), en acceptant une dérive relativement importante (0.5 à 1%).
Ceci afin d’effectuer une coupure propre du système en cas de perte de l’horloge d’entrée.
Un circuit concurrent (AD9522) communique sur une fonction spécifique, le Hold-over (cf capture).
Ca consiste à arrêter de solliciter le CP pour conserver la tension de commande du VCO en l’état.
1) En l’absence de cette fonction sur le 81200, quelle est la dérive en fréquence de la PLL en 100ms ?
Notre config : 24MHz en entrée, 72MHz en sortie et Vcc=3.3V.
2) Peut-on améliorer la perfo en modifiant les registres du 81200 quand la perte de l’horloge d’entrée est détectée ?
Merci d'avance pour votre retour,
Thierry
